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【大象讲堂07】CMOS集成电路的自我隔离技术

本主题由 大象 于 2020-4-11 15:36 加入精华

【大象讲堂07】CMOS集成电路的自我隔离技术

集成电路越来越复杂,特别是硅基的CMOS集成电路,工艺节点已经进入5~7纳米级别了。指甲大小的硅片上,就可以制造上亿个器件。那么它们是怎样做到互不影响,自我隔离呢?



集成电路示意图

这得从PN结说起。其实无论是双极性集成电路,到现在主流的CMOS集成电路,基本都是靠PN结隔离。

我们知道,PN结之所以叫“结”,就是在结合处会成一个内建电场,这个内建电场阻止了P型(空穴多)和N型(电子多)载流子的进一步复合。所以PN结加正向电压,内建电场被削弱,PN结导通。加反向电压,增强了内建电场,PN结不导通。利用PN结的反偏不导通可以做到晶体管之间的隔离效果。为了便于对照,我们把PN结的状态(零偏正偏反偏)示意图如下。



反向PN结可以用作隔离

下面是CMOS集成电路的基本单元示意图:NMOS管和PMOS管。它们的不同搭配组合可以形成许许多多的逻辑电路。图中绿色代表N型区,黄色代表P型区,不同颜色深浅代表浓度不同。



CMOS反偏的阱隔离

NMOS位于P阱内,PMOS位于N阱内,P阱和N阱就构成了一个PN结,阱的引出端是各自的B端。

要让PMOS管和NMOS管互相隔离,就得采用反偏电压。所以一定是P阱接低电平,N阱接高电平。普通逻辑或数字电路无一例外。

很多工艺为了简单,可以只做一个阱,把衬底当作另外一个阱。如果是N型衬底,那就相当于图中N阱扩展到了下面,衬底得接高电平。如果是P型衬底,那就相当于图中P阱扩展到了下面,衬底得接低电平。

理解了CMOS器件的隔离技术,就很容易看懂版图:接VDD高电平的都是PMOS,位于N阱内。接GND低电平的都是NMOS,位于P阱内。

另外由于NMOS是电子导电,PMOS是空穴导电。电子的迁移率比空穴大,所以为了平衡,相同性能的P管宽长比一般比N管大一些。这样更容易从电源的接法和晶体管的大小就很容易识别PMOS和NMOS版图。

有人说,这样接法的限制会不会影响电路设计呢?我们来看一个简单的例子。

如下图所示,将阱偏置好的PMOS及NMOS用蓝线连接,则可以得到:当in端为高电平“1”时,就会在两个管子沟道处感应出电子来,导致NMOS导通,PMOS不导通。out端就变成了低电平“0”。



CMOS倒相器工作原理1

相反,如下图所示,当in端为低电平“0”时,就会在两个管子沟道处感应出空穴来,导致PMOS导通,NMOS不导通。out端就变成了高电平“1”。



CMOS倒相器工作原理2

这其实就是CMOS倒相器的基本工作原理。它的符号、真值表、原理图及版图如下图所示。



CMOS倒相器符号、真值表、原理图及版图

除了倒相器,CMOS在阱固定反向偏置下,还可以形成与非门、或非门等等逻辑电路。这里就不一一举例了。如果您看懂了这些,表示您已经对微电子技术入门了。(大象20200411)
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